سامسونگ تولید تراشه را با استفاده از فناوری فرآیند 3 نانومتری با معماری GAA آغاز کرد – اتاق خبر جهانی سامسونگ

فرآیند 3 نانومتری بهینه شده در مقایسه با فرآیند 5 نانومتری، 45 درصد کاهش مصرف انرژی، 23 درصد عملکرد بهبود یافته و 16 درصد مساحت سطح کمتر را به دست می‌آورد.

▲ رهبران Samsung Foundry Business and Semiconductor R&D Center سه انگشت خود را به عنوان نماد 3 نانومتر بالا گرفته و اولین تولید این شرکت از فرآیند 3 نانومتری با معماری GAA را جشن می گیرند.

Samsung Electronics، پیشرو جهانی در فناوری نیمه هادی، امروز اعلام کرد که تولید اولیه گره فرآیند 3 نانومتری (nm) خود را با استفاده از معماری ترانزیستور Gate-All-Around (GAA) آغاز کرده است.

FET چند پل کانالی (MBCFET^™)، فناوری GAA سامسونگ که برای اولین بار اجرا شده است، محدودیت‌های عملکرد FinFET را نادیده می‌گیرد، با کاهش سطح ولتاژ منبع تغذیه، کارایی انرژی را بهبود می‌بخشد، در حالی که با افزایش قابلیت جریان درایو، عملکرد را بهبود می‌بخشد.

سامسونگ اولین کاربرد ترانزیستور نانوصفحه‌ای را با تراشه‌های نیمه‌رسانا برای کارایی بالا، برنامه محاسباتی کم توان آغاز کرده و قصد دارد به پردازنده‌های موبایل نیز گسترش یابد.

سامسونگ به سرعت رشد کرده است، زیرا ما همچنان به نشان دادن رهبری خود در به کارگیری فناوری های نسل بعدی در تولید، مانند اولین دروازه فلزی High-K صنعت ریخته گری، FinFET، و همچنین EUV ادامه می دهیم. ما به دنبال ادامه این رهبری با اولین فرآیند 3 نانومتری جهان با MBCFET هستیم^™دکتر سیونگ چوی، رئیس و رئیس تجارت ریخته گری سامسونگ الکترونیکس گفت. ما به نوآوری فعال در توسعه فناوری رقابتی و ایجاد فرآیندهایی که به تسریع دستیابی به بلوغ فناوری کمک می کند، ادامه خواهیم داد.

▲ (از سمت چپ) مایکل جئونگ، معاون شرکت؛ جا-هوم کو، معاون اجرایی شرکت؛ و سانگ بوم کانگ، معاون شرکت سامسونگ Foundry Business، ویفرهای 3 نانومتری را در خط تولید پردیس Samsung Electronics Hwaseong نگه می‌دارند.

بهینه سازی طراحی و فناوری برای حداکثر PPA

فناوری انحصاری سامسونگ از نانوصفحات با کانال‌های وسیع‌تر استفاده می‌کند که در مقایسه با فناوری‌های GAA با استفاده از نانوسیم‌ها با کانال‌های باریک‌تر، عملکرد بالاتر و بازده انرژی بیشتری را ممکن می‌سازد. با استفاده از فناوری 3 نانومتری GAA، سامسونگ می‌تواند عرض کانال نانوصفحه را به منظور بهینه‌سازی مصرف انرژی و عملکرد برای رفع نیازهای مختلف مشتریان تنظیم کند.

علاوه بر این، انعطاف‌پذیری طراحی GAA برای بهینه‌سازی مشترک فناوری طراحی (DTCO) بسیار سودمند است.¹ که به افزایش مزایای قدرت، عملکرد، منطقه (PPA) کمک می کند. در مقایسه با فرآیند 5 نانومتری، نسل اول فرآیند 3 نانومتری می‌تواند مصرف انرژی را تا 45 درصد کاهش دهد، عملکرد را تا 23 درصد بهبود بخشد و مساحت را تا 16 درصد در مقایسه با 5 نانومتر کاهش دهد، در حالی که فرآیند 3 نانومتری نسل دوم برای کاهش مصرف انرژی است. تا 50 درصد، عملکرد را تا 30 درصد بهبود بخشیده و مساحت را تا 35 درصد کاهش می دهد.

ارائه زیرساخت و خدمات طراحی 3 نانومتری با SAFE^™ شرکا

همانطور که گره های فناوری کوچکتر می شوند و نیازهای عملکرد تراشه بیشتر می شود، طراحان IC با چالش های مدیریت حجم عظیمی از داده ها برای تأیید محصولات پیچیده با عملکردهای بیشتر و مقیاس بندی دقیق تر مواجه می شوند. برای برآورده کردن چنین خواسته‌هایی، سامسونگ تلاش می‌کند تا محیط طراحی با ثبات‌تری را برای کمک به کاهش زمان مورد نیاز برای طراحی، تأیید و فرآیند امضا ارائه کند و در عین حال قابلیت اطمینان محصول را نیز افزایش دهد.

از سه ماهه سوم سال 2021، Samsung Electronics زیرساخت طراحی اثبات شده را از طریق آماده سازی گسترده با اکوسیستم پیشرفته ریخته گری سامسونگ (SAFE) ارائه کرده است.^™) شرکای شامل Ansys، Cadence، Siemens و Synopsys، برای کمک به مشتریان برای تکمیل محصول خود در مدت زمان کمتر.

¹ برای اطلاعات بیشتر در مورد بهینه سازی مشترک فناوری طراحی (DTCO)، لطفاً لینک های زیر را ببینید:

بهینه را برای بهترین ها پیدا کنید. قسمت 1

بهینه را برای بهترین ها پیدا کنید. قسمت 2